- 32-Bit vereinheitlichte RISC & DSP Prozessor-Architektur
- Peak-Performance von 640 MOPS und 160 MHz
- Dynamic Frequency Scaling, Power Down und Sleep Modus
- Stromverbrauch bei 200 mW
- Instruction-Set kompatibel für alle Hyperstone E1-basierten Controller
- Parallel Execution von ALU, DSP und Load/Store Instructions
- Sehr hohe Code Density durch Nutzung variable Längen von 16, 32 und 48-Bit Instructions
- 32 kByte vollständiger Static on-Chip Memory (I-RAM)
- Programmierbare 8-Kanal Serial Communication Engine
- Implementierung von 4 UART Ports möglich
- 10-Bit, 8-Channel multiplexed A/D-converter mit Sample Rate von 182 kHz
- Vielseitige 2-channel DMA Engine für I/O Device Daten Transfer
- Battery gestützte Real-Time-Clock
|E2- RISC/DSP Microcontroller
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Hinweis
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E2 - RISC/DSP Mikrocontroller
Der Hyperstone E2 Mikrocontroller vereint einen hoch-effizienten RISC Prozessor mit einer starken DSP Einheit. Zusätzliche on-Chip Highlights sind eine programmierbare Serial Communication Engine, ein Analog-to-Digital Converter (ADC) und volle 32 kBytes on-Chip I-RAM, vervollständigt durch einen flexiblen externen Speicher- und peripheren Schnittstellencontroller. Maximale Effizienz bei Stromverbrauch, Gate Count und einfacher Programmierbarkeit durch die RISC / DSP Funktionalität gehören ebenfalls zu den Features der Hyperstone RISC/DSP Architektur.
Entwicklungs-Tools
- Entwicklungs-Kit mit Board, Serieller Debug Schnittstelle
- Integrierter Entwicklungsumgebung (IDE), C/C++ Compiler, Linker, Assembler, Source-level Debugger mit Profiler, Runtime Kernel und DSP Library
Bestellinformation
- E2-LBL07 --- 144 Pin LQFP, RoHS, 0 bis +70 °C
- E2-RBL07 --- 144 Pin LQFP, RoHS, -40 bis +85 °C
- EV11-E2-LBL07: Entwicklungsboard
RISC/DSP Prozessor Core Architektur & Instructions
- Load/Store Architektur
- 96 Register organisiert in 64-general-Purpose und 32 Special-Purpose Registern, jeweils 32 Bit
- 32 globale und 64 lokale Register von denen 16 globale und bis zu 16 lokale Register können direkt adressiert werden
- Instruction Buffer von 128 Bytes
- Lokale Register organisiert in 64-Word, Circular Register Stack Holding Function/Subroutine Stack Frames
- Stack organisiert in Frames einschließlich bis zu 16 Words
- Frames werden automatisch umgesetzt zwischen Memory und Register Stack, für schnellen Parameterdurchsatz, der derzeitige Stack Frame kann den vorhergehenden überlappen mit variabler Range
- Schneller Call und Return bei Parameterdurchsatz über Register
- Pipelined Memory Access
- 2 Stage Pipeline - Decode/Execute - Ableitung ohne Warte-Zyklen für verzögerte Anschluss-Instructions
- Variable 16, 32 und 48-Bit Instructions-Länge
- Parallel Execution von ALU, DSP und Load/Store Instructions
- Instructions werden meistens mit einem Cycle ausgeführt
- Pipelined DSP Instructions
- Single-Cycle half-word Multiply-Accumulate Operation
- Range und Pointer Checks werden ohne irgendeinen Verlust bei der Performance ausgeführt
Serielle Communication Engine & Analog-to-Digital Converter (ADC)
- 16 GPIOs zugeordnet auf acht Kanäle
- I2C Support für einen Two-Wire Multi-Master zusammengeschalteten Bus aus Master und Slave Modus
- UART Support für bis zu 4 Ports
- 10-Bit multiplexed bis 8 Kanäle mit Sample Rate von 181.6 kHz
Memory and I/O Controller and Bus Interface
- Memory und Peripheral-Interface Controller wo Busbreite, Timing und Memory Typ für 5 externe Memory Areas User-konfiguriert werden können, unterstützen Glue-less Verbindung von DRAM, SRAM, EPROM, Flash EPROM und/oder anderen Memory mapped Devices
- 3 separat programmierbare I/O Lines und Address Space erlaubt jedem I/O Device seinen eigenes Timing zu haben
- Separater Address-Bbus von 22-Bits und Daten-Bus von 16-Bits bieten einen Durchsatz von bis zu zwei Bytes bei jedem Clock Cycle
- Daten-Bus-Breite von 16 oder 8-Bits, individuell selektierbar für jede externe Speicherumgebung
- Flexible Boot Option beinhaltet 8-Bit und 16-Bit NOR flash, NAND flash, SPI flash und I2C flash
- In-System Flash-Programmierung durch SIO Boot Loader
- Konfigurierbare I/O Pins
- Interne Generierung aller Memory und I/O Kontrollsignale
- Wait-Pin-Function für I/O Zugang zu Peripheral Devices und für Memory-Zugang zum Adress-Space MEM2
- On-chip DRAM Controller unterstützt Fast-Page-Mode DRAMs, EDO DRAMs und synchronous DRAMs (SDRAM)
- Kontrollfunktion für CLKOUT Pin
- Vielseitige 2-Kanal DMA Controller für I/O Device Data Transfer
Timers & Power Management
- Zwei separate Multi-Functional Timer
- Phased locked loop (PLL) settings kontrollierbar durch Software bieten Clock Rate Multiplikatoren von ½, 1, 2, 4, oder 8
- Power-Down Mode und Sleep Mode
- Battery gestützte Real-Time Clock
Interne Memories
- 32 kByte Single-Cycle steuern vollständige SRAM (I-RAM) an
- 8 kByte Single-Cycle steuern vollständige Static SRAM für DMA an
- 8 kByte Boot ROM